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subr
- VHDL 8位无符号除法器 试验报告 计算前在A和B端口输入被除数和除数,然后在Load线上送高电平,把数据存到除法计算电路内部,然后经过若干个时钟周期,计算出商和余数,并在C和D端输出。 其实现方法是,将除法器分为两个状态:等待状态与运算状态。 开始时除法器处于等待状态,在该状态,在每一时钟上升沿,采样Load信号线,若是低电平,则仍处于等待状态,如果采样到高电平,除法器读取A,B数据线上的输入数据,保存到内部寄存器a_r,b_r,置c_r为0,d_r为a_r,判断除数是否为零,若
maxshiyan
- 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟,数码显示,74ls138,8,4位计数器,d,rs触发器,加法器,交通灯等,此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚-University VHDL language experiment Daquan, based on the max-plus2 platform within 8-3 decoder, 8 Adder, digital clock, digital d
dct_p
- 这是用VHDL语言(硬件描述语言)写的一个二维 8*8块的离散余弦变换(DCT)以及反变换(IDCT).全同步设计,低门数.可以用于多媒体及打印应用领域.-VHDL (hardware descr iption language) wrote a two-dimensional 8 * 8 discrete cosine transform (D CT) and the anti-transform (IDCT). fully synchronous design, low gate cou
wave_gen
- 波形发生器,带TESTBENCH, 多平台 -- the design makes use of the new shift operators available in the VHDL-93 std -- this design passes the Synplify synthesis check -- download from: www.fpga.com.cn & www.pld.com.cn -waveform generator, with TESTBENCH.
Shifters_vhdl
- -- Title : Barrel Shifter (Pure combinational) -- This VHDL design file is an open design you can redistribute it and/or -- modify it and/or implement it after contacting the author -- You can check the draft license at --- Title : Barrel Shift
ad_s_machine
- 用VHDL实现A/D转换的状态机的控制,所用的开发软件是QUATTUS6.0-using VHDL A / D conversion of the state machine control, used in the development of software is QUATTUS6.0
16bitAtoDConverter
- VHDL设计——16位A/D转换器的设计-VHDL Design -- 16-bit A / D converter design
16bitDtoAConverter
- VHDL设计——16位D/A转换器的设计-VHDL Design -- 16-bit D / A converter design
1_4
- 一对四分用器的VHDL源码,(输入:D ,输出: Y3 Y2 Y1 Y0,另有两个输入控制端S1与S0控制输出选择)-tended to a quarter of VHDL source code, (Input : D, output : Y3 Y2 Y1 Y0. otherwise control the importation of two-S1 and S0 output control options)
rommatlab
- 错误检测与纠正电路的设计与实现用VHDL语言在CPLD上实现串行通信.doc-error detection and correction circuit design and implementation using VHDL on the CPLD serial communications. D oc
DFF1
- 由VHDL 语言实现的D触发器利用的是QUARTUES环境已经得到验证
da5614
- DAC5614的VHDL控制程序。通过四个地址可实现四路的D/A输出。
expt84_dac2adc
- 基于fpga和sopc的用VHDL语言编写的EDA比较器和D/A器件实现
expt12_5_rsv
- 基于fpga和sopc的用VHDL语言编写的EDA采样高速A/D的存储示波器
Oscilloscope
- 罗马尼亚克鲁日工程大学Mircea Dă bâ can, PhD提供的示波器开发全文挡及C,VHDL代码.
shuma
- 7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计,输出信号LED7S的7位分别接如图6-1数码管的7个段,高位在左,低位在右。例如当LED7S输出为 \"1101101\" 时,数码管的7个段:g、f、e、d、c、b、a分
08_VHDL_simulation2
- 台湾人梁奕智写的VHDL编程学习的PPT讲义,里面包括内容有D触发器、寄存器、累加器、计数器、有限状态机等非常有用的内容。
djkrs
- d,jk,rs触发器的vhdl语言实现,简单明了
SN7474
- 74LS74芯片行为级代码,实现了双D触发器与逻辑延迟,可利用modelsim仿真(74LS74 chip behavior level code)
4乘4键盘扫描控制器
- 1. 键值采用16进制编码,即16个按键分别对应显示16进制数 0~F,按键对应关系如下:最上面一行从左至右依次为0~3, 第二行从左至右依次为4~7,第三行从左至右依次为8~B,最 下面一行从左至右依次为C~F,其中b、d显示为小写,其他字 母大写; 2. 按键按下时显示当前键值并保持,直到下一按键被按下时更新 显示; 3. 只有按键被按下时蜂鸣器发出按键音,放开后蜂鸣器不发声。 4. 每个按键对应不同的按键音。(1. The key value is encoded in hexadecim